1. Specification
內容: 寫下你的電路中的inputs, outputs以及其bit widths，名稱必須跟你的verilog code中相同。


2. Block Diagram
內容: 電路中的Block diagram(可以用手畫拍照或電腦繪圖)。


3. Finite state machine
內容: 電路中的Finite state machine，若無則寫無。


4. Implement
內容: 請列出相關的logic function、詳細用文字解釋電路的運作方法、結果等等，可以貼code解釋或拍FPGA輔助解釋(但不能只貼code跟FPGA結果)。


5. Conclusion
內容: 可以寫下你的這個lab的想法、遇到的問題、解決方法、心得等等，請自由發揮。